NVC code coverage report

Instance: CTU_CAN_FD_TB.TB_TOP_CTU_CAN_FD.CTU_CAN_FD_VIP_INST.G_FUNC_COV.FUNC_COV_AGENT_INST.FUNC_COV_CAN_CORE_INST

File:  /__w/ctu-can-regression/ctu-can-regression/test/main_tb/agents/functional_coverage_agent/func_cov_can_core.vhd

Sub-instances:

Instance Statement Branch Toggle Expression FSM state Functional Average

Current Instance:

Instance Statement Branch Toggle Expression FSM state Functional Average
CTU_CAN_FD_TB.TB_TOP_CTU_CAN_FD.CTU_CAN_FD_VIP_INST.G_FUNC_COV.FUNC_COV_AGENT_INST.FUNC_COV_CAN_CORE_INST N.A. N.A. 100.0 % (2/2) N.A. N.A. 100.0 % (115/115) 100.0 % (117/117)

Details:

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Uncovered statements:

Excluded statements:

Covered statements:

Uncovered branches:

Excluded branches:

Covered branches:

Uncovered toggles:

Excluded toggles:

Covered toggles:

Port:

 CLK
FromToCountThreshold
Bin015275788681
Bin105275804601

Uncovered expressions:

Excluded expressions:

Covered expressions:

Uncovered FSM states:

Excluded FSM states:

Covered FSM states:

Uncovered functional coverage:

Excluded functional coverage:

Covered functional coverage:

PSL cover point:

358:    -- psl traffic_ctrs_tx_inc_cov : cover 
359:    --  {tran_valid = '1'}; 
Count: 11098
Threshold: 1

PSL cover point:

361:    -- psl traffic_ctrs_rx_inc_cov : cover 
362:    --  {rec_valid = '1'}; 
Count: 15179
Threshold: 1

PSL cover point:

368:    -- psl tx_base_id_can_2_0_cov : cover 
369:    --  {tran_ident_type  = BASE        and 
370:    --   tran_frame_type  = NORMAL_CAN  and 
371:    --   tran_is_rtr      = '0'         and 
372:    --   tran_frame_valid = '1'}; 
Count: 42709226
Threshold: 1

PSL cover point:

374:    -- psl tx_extended_id_can_2_0_cov : cover 
375:    --  {tran_ident_type  = EXTENDED    and 
376:    --   tran_frame_type  = NORMAL_CAN  and 
377:    --   tran_is_rtr      = '0'         and 
378:    --   tran_frame_valid = '1'}; 
Count: 27479005
Threshold: 1

PSL cover point:

380:    -- psl tx_base_id_can_fd_cov : cover 
381:    --  {tran_ident_type  = BASE        and 
382:    --   tran_frame_type  = FD_CAN      and 
383:    --   tran_is_rtr      = '0'         and 
384:    --   tran_frame_valid = '1'}; 
Count: 65583484
Threshold: 1

PSL cover point:

386:    -- psl tx_extended_id_can_fd_cov : cover 
387:    --  {tran_ident_type  = EXTENDED    and 
388:    --   tran_frame_type  = FD_CAN      and 
389:    --   tran_is_rtr      = '0'         and 
390:    --   tran_frame_valid = '1'}; 
Count: 37904757
Threshold: 1

PSL cover point:

392:    -- psl tx_base_id_can_2_0_rtr_cov : cover 
393:    --  {tran_ident_type  = BASE        and 
394:    --   tran_frame_type  = NORMAL_CAN  and 
395:    --   tran_is_rtr      = '1'         and 
396:    --   tran_frame_valid = '1'}; 
Count: 3381288
Threshold: 1

PSL cover point:

398:    -- psl tx_extended_id_can_2_0_rtr_cov : cover 
399:    --  {tran_ident_type  = EXTENDED    and 
400:    --   tran_frame_type  = NORMAL_CAN  and 
401:    --   tran_is_rtr      = '1'         and 
402:    --   tran_frame_valid = '1'}; 
Count: 3645809
Threshold: 1

PSL cover point:

404:    -- psl tx_base_id_can_fd_rtr_cov : cover 
405:    --  {tran_ident_type  = BASE        and 
406:    --   tran_frame_type  = FD_CAN      and 
407:    --   tran_is_rtr      = '1'         and 
408:    --   tran_frame_valid = '1'}; 
Count: 559380
Threshold: 1

PSL cover point:

410:    -- psl tx_extended_id_can_fd_rtr_cov : cover 
411:    --  {tran_ident_type  = EXTENDED    and 
412:    --   tran_frame_type  = FD_CAN      and 
413:    --   tran_is_rtr      = '1'         and 
414:    --   tran_frame_valid = '1'}; 
Count: 728228
Threshold: 1

PSL cover point:

421:    -- psl rx_base_id_can_2_0_cov : cover 
422:    --  {rec_ident_type   = BASE        and 
423:    --   rec_frame_type   = NORMAL_CAN  and 
424:    --   rec_is_rtr       = '0'         and 
425:    --   store_metadata   = '1'}; 
Count: 3809
Threshold: 1

PSL cover point:

427:    -- psl rx_extended_id_can_2_0_cov : cover 
428:    --  {rec_ident_type  = EXTENDED    and 
429:    --   rec_frame_type  = NORMAL_CAN  and 
430:    --   rec_is_rtr      = '0'         and 
431:    --   store_metadata  = '1'}; 
Count: 2612
Threshold: 1

PSL cover point:

433:    -- psl rx_base_id_can_fd_cov : cover 
434:    --  {rec_ident_type  = BASE        and 
435:    --   rec_frame_type  = FD_CAN      and 
436:    --   rec_is_rtr      = '0'         and 
437:    --   store_metadata  = '1'}; 
Count: 12909
Threshold: 1

PSL cover point:

439:    -- psl rx_extended_id_can_fd_cov : cover 
440:    --  {rec_ident_type  = EXTENDED    and 
441:    --   rec_frame_type  = FD_CAN      and 
442:    --   rec_is_rtr      = '0'         and 
443:    --   store_metadata  = '1'}; 
Count: 2782
Threshold: 1

PSL cover point:

445:    -- psl rx_base_id_can_2_0_rtr_cov : cover 
446:    --  {rec_ident_type  = BASE        and 
447:    --   rec_frame_type  = NORMAL_CAN  and 
448:    --   rec_is_rtr      = '1'         and 
449:    --   store_metadata  = '1'}; 
Count: 5369
Threshold: 1

PSL cover point:

451:    -- psl rx_extended_id_can_2_0_rtr_cov : cover 
452:    --  {rec_ident_type  = EXTENDED    and 
453:    --   rec_frame_type  = NORMAL_CAN  and 
454:    --   rec_is_rtr      = '1'         and 
455:    --   store_metadata  = '1'}; 
Count: 1039
Threshold: 1

PSL cover point:

461:    -- psl bds_non_fix_to_fixed_change_cov : cover 
462:    --  {bds_trigger = '1' and non_fix_to_fix_chng = '1'}; 
Count: 13466
Threshold: 1

PSL cover point:

464:    -- psl bds_stuff_err_detect_cov : cover 
465:    --  {stuff_err_q = '1'}; 
Count: 20489
Threshold: 1

PSL cover point:

467:    -- psl bds_stuff_lvl_reached_regular_cov : cover 
468:    --  {stuff_lvl_reached = '1' and fixed_stuff = '0'}; 
Count: 27809017
Threshold: 1

PSL cover point:

470:    -- psl bds_stuff_lvl_reached_fixed_cov : cover 
471:    --  {stuff_lvl_reached = '1' and fixed_stuff = '1'}; 
Count: 4235682
Threshold: 1

PSL cover point:

478:    -- psl err_ctrs_inc_one_cov : cover 
479:    --   {inc_one = '1'}; 
Count: 12134
Threshold: 1

PSL cover point:

481:    -- psl err_ctrs_inc_eight_cov : cover 
482:    --   {inc_eight = '1'}; 
Count: 14454
Threshold: 1

PSL cover point:

484:    -- psl err_ctrs_dec_one_cov : cover 
485:    --   {dec_one = '1'}; 
Count: 26080
Threshold: 1

PSL cover point:

487:    -- psl err_ctrs_rec_saturation : cover 
488:    --   {(rx_err_ctr_inc < rx_err_ctr_q) and rx_err_ctr_ce = '1'}; 
Count: 15
Threshold: 1

PSL cover point:

497:    -- psl err_detect_bit_err_cov : cover 
498:    --  {bit_err = '1'}; 
Count: 9381
Threshold: 1

PSL cover point:

500:    -- psl err_detect_bit_err_arb_cov : cover 
501:    --  {bit_err_arb = '1'}; 
Count: 1557
Threshold: 1

PSL cover point:

503:    -- psl err_detect_stuff_err_cov : cover 
504:    --  {stuff_err = '1'}; 
Count: 20489
Threshold: 1

PSL cover point:

506:    -- psl err_detect_form_err_cov : cover 
507:    --  {form_err = '1'}; 
Count: 2755
Threshold: 1

PSL cover point:

509:    -- psl err_detect_ack_err_cov : cover 
510:    --  {ack_err = '1'}; 
Count: 1315
Threshold: 1

PSL cover point:

512:    -- psl err_detect_crc_err_cov : cover 
513:    --  {crc_err = '1'}; 
Count: 806
Threshold: 1

PSL cover point:

515:    -- psl err_detect_parity_err_cov : cover 
516:    --  {tran_frame_parity_error = '1'}; 
Count: 164
Threshold: 1

PSL cover point:

520:    -- psl err_capt_q_form_err_cov : cover 
521:    --  {err_capt_err_type_q = ERC_FRM_ERR}; 
Count: 35599337
Threshold: 1

PSL cover point:

523:    -- psl err_capt_q_bit_err_cov : cover 
524:    --  {err_capt_err_type_q = ERC_BIT_ERR}; 
Count: 323385144
Threshold: 1

PSL cover point:

526:    -- psl err_capt_q_crc_err_cov : cover 
527:    --  {err_capt_err_type_q = ERC_CRC_ERR}; 
Count: 836274
Threshold: 1

PSL cover point:

529:    -- psl err_capt_q_ack_err_cov : cover 
530:    --  {err_capt_err_type_q = ERC_ACK_ERR}; 
Count: 3776808
Threshold: 1

PSL cover point:

532:    -- psl err_capt_q_stuff_err_cov : cover 
533:    --  {err_capt_err_type_q = ERC_STUF_ERR}; 
Count: 163223126
Threshold: 1

PSL cover point:

535:    -- psl err_capt_q_prt_err_cov : cover 
536:    --  {err_capt_err_type_q = ERC_PRT_ERR}; 
Count: 758179
Threshold: 1

PSL cover point:

543:    -- psl err_ctr_inc_eight_A : cover 
544:    --  {primary_err = '1' and is_receiver = '1'}; 
Count: 156
Threshold: 1

PSL cover point:

546:    -- psl err_ctr_inc_eight_B : cover 
547:    --  {(act_err_ovr_flag = '1' and err_detected = '1') and 
548:    --    (not(primary_err = '1' and is_receiver = '1'))}; 
Count: 1348
Threshold: 1

PSL cover point:

550:    -- psl err_ctr_inc_eight_C : cover 
551:    --  {(is_transmitter = '1' and err_detected = '1' and err_ctrs_unchanged = '0') and 
552:    --    (not(act_err_ovr_flag = '1' and err_detected = '1')) and 
553:    --    (not(primary_err = '1' and is_receiver = '1'))}; 
Count: 12698
Threshold: 1

PSL cover point:

555:    -- psl err_ctr_inc_eight_D : cover 
556:    --  { (err_delim_late = '1' or bit_err_after_ack_err = '1') and 
557:    --    (not(is_transmitter = '1' and err_detected = '1' and err_ctrs_unchanged = '0')) and 
558:    --    (not(act_err_ovr_flag = '1' and err_detected = '1')) and 
559:    --    (not(primary_err = '1' and is_receiver = '1'))}; 
Count: 252
Threshold: 1

PSL cover point:

561:    -- psl err_ctr_dec_one_A : cover 
562:    --  {decrement_rec = '1' and tran_valid = '0'}; 
Count: 14982
Threshold: 1

PSL cover point:

564:    -- psl err_ctr_dec_one_B : cover 
565:    --  {decrement_rec = '0' and tran_valid = '1'}; 
Count: 11098
Threshold: 1

PSL cover point:

577:    -- psl err_frm_req_in_sof_cov : cover 
578:    --  {curr_state = s_pc_sof; err_frm_req = '1'}; 
Count: 53
Threshold: 1

PSL cover point:

580:    -- psl err_frm_req_in_s_pc_base_id_in_base_cov : cover 
581:    --  {curr_state = s_pc_base_id and err_frm_req = '1'}; 
Count: 2573
Threshold: 1

PSL cover point:

583:    -- psl err_frm_req_in_s_pc_ext_id_in_ext_id_cov : cover 
584:    --  {curr_state = s_pc_ext_id and err_frm_req = '1'}; 
Count: 1593
Threshold: 1

PSL cover point:

586:    -- psl err_frm_req_in_s_pc_ext_id_in_rtr_srr_r1_cov : cover 
587:    --  {curr_state = s_pc_rtr_srr_r1 and err_frm_req = '1'}; 
Count: 179
Threshold: 1

PSL cover point:

589:    -- psl err_frm_req_in_s_pc_ext_id_in_ide_cov : cover 
590:    --  {curr_state = s_pc_ide and err_frm_req = '1'}; 
Count: 322
Threshold: 1

PSL cover point:

592:    -- psl err_frm_req_in_s_pc_rtr_r1_cov : cover 
593:    --  {curr_state = s_pc_rtr_r1 and err_frm_req = '1'}; 
Count: 86
Threshold: 1

PSL cover point:

595:    -- psl err_frm_req_in_s_pc_edl_r1_cov : cover 
596:    --  {curr_state = s_pc_edl_r1 and err_frm_req = '1'}; 
Count: 100
Threshold: 1

PSL cover point:

598:    -- psl err_frm_req_in_s_pc_r0_ext_cov : cover 
599:    --  {curr_state = s_pc_r0_ext and err_frm_req = '1'}; 
Count: 61
Threshold: 1

PSL cover point:

601:    -- psl err_frm_req_in_s_pc_r0_fd_cov : cover 
602:    --  {curr_state = s_pc_r0_fd and err_frm_req = '1'}; 
Count: 128
Threshold: 1

PSL cover point:

604:    -- psl err_frm_req_in_s_pc_edl_r0_cov : cover 
605:    --  {curr_state = s_pc_edl_r0 and err_frm_req = '1'}; 
Count: 35
Threshold: 1

PSL cover point:

607:    -- psl err_frm_req_in_s_pc_esi_cov : cover 
608:    --  {curr_state = s_pc_esi and err_frm_req = '1'}; 
Count: 52
Threshold: 1

PSL cover point:

610:    -- psl err_frm_req_in_s_pc_dlc_cov : cover 
611:    --  {curr_state = s_pc_dlc and err_frm_req = '1'}; 
Count: 612
Threshold: 1

PSL cover point:

613:    -- psl err_frm_req_in_s_pc_data_cov : cover 
614:    --  {curr_state = s_pc_data and err_frm_req = '1'}; 
Count: 17848
Threshold: 1

PSL cover point:

616:    -- psl err_frm_req_in_s_pc_stuff_count_cov : cover 
617:    --  {curr_state = s_pc_stuff_count and err_frm_req = '1'}; 
Count: 260
Threshold: 1

PSL cover point:

619:    -- psl err_frm_req_in_s_pc_crc_cov : cover 
620:    --  {curr_state = s_pc_crc and err_frm_req = '1'}; 
Count: 1470
Threshold: 1

PSL cover point:

622:    -- psl err_frm_req_in_s_pc_crc_delim_cov : cover 
623:    --  {curr_state = s_pc_crc_delim and err_frm_req = '1'}; 
Count: 53
Threshold: 1

PSL cover point:

625:    -- psl err_frm_req_in_s_pc_ack_cov : cover 
626:    --  {curr_state = s_pc_ack and err_frm_req = '1'}; 
Count: 80
Threshold: 1

PSL cover point:

628:    -- psl err_frm_req_in_s_pc_eof_cov : cover 
629:    --  {curr_state = s_pc_eof and err_frm_req = '1'}; 
Count: 2153
Threshold: 1

PSL cover point:

631:    -- psl err_frm_req_in_s_pc_act_err_flag_cov : cover 
632:    --  {curr_state = s_pc_act_err_flag and err_frm_req = '1'}; 
Count: 1194
Threshold: 1

PSL cover point:

634:    -- psl err_frm_req_in_s_pc_ovr_flag_cov : cover 
635:    --  {curr_state = s_pc_ovr_flag and err_frm_req = '1'}; 
Count: 90
Threshold: 1

PSL cover point:

637:    -- psl err_frm_req_in_s_pc_ovr_delim_cov : cover 
638:    --  {curr_state = s_pc_ovr_delim and err_frm_req = '1'}; 
Count: 85
Threshold: 1

PSL cover point:

640:    -- psl err_frm_req_in_s_pc_err_delim_cov : cover 
641:    --  {curr_state = s_pc_err_delim and err_frm_req = '1'}; 
Count: 202
Threshold: 1

PSL cover point:

646:    -- psl ovr_from_eof_cov : cover 
647:    --  {curr_state = s_pc_eof and next_state = s_pc_ovr_flag}; 
Count: 136
Threshold: 1

PSL cover point:

649:    -- psl ovr_from_intermission_cov : cover 
650:    --  {curr_state = s_pc_intermission and next_state = s_pc_ovr_flag}; 
Count: 289
Threshold: 1

PSL cover point:

652:    -- psl ovr_from_err_delim : cover 
653:    --  {curr_state = s_pc_err_delim and next_state = s_pc_ovr_flag}; 
Count: 104
Threshold: 1

PSL cover point:

655:    -- psl ovr_from_ovr_delim_cov : cover 
656:    --  {curr_state = s_pc_ovr_delim and next_state = s_pc_ovr_flag}; 
Count: 32
Threshold: 1

PSL cover point:

661:    -- psl pex_on_fdf_enable_cov : cover 
662:    --  {pex_on_fdf_enable = '1' and mr_status_pexs = '1'}; 
Count: 50025
Threshold: 1

PSL cover point:

664:    -- psl pex_on_res_enable_cov : cover 
665:    --  {pex_on_res_enable = '1' and mr_status_pexs = '1'}; 
Count: 2558774
Threshold: 1

PSL cover point:

667:    -- psl pex_in_s_pc_r0_fd_cov : cover 
668:    --  {curr_state = s_pc_r0_fd and pexs_set = '1'}; 
Count: 5972
Threshold: 1

PSL cover point:

670:    -- psl pex_in_s_pc_edl_r1_cov : cover 
671:    --  {curr_state = s_pc_edl_r1 and pexs_set = '1'}; 
Count: 19
Threshold: 1

PSL cover point:

675:    -- psl classical_can_cov : cover 
676:    --   {curr_state = s_pc_base_id and mr_settings_pex = '0' and mr_mode_fde = '0'}; 
Count: 102182
Threshold: 1

PSL cover point:

678:    -- psl fd_tolerant_can_cov : cover 
679:    --   {curr_state = s_pc_base_id and mr_settings_pex = '1' and mr_mode_fde = '0'}; 
Count: 10224
Threshold: 1

PSL cover point:

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PSL cover point:

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PSL cover point:

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815:    -- psl tx_shift_flip_fcrc_disable_cov : cover 
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Count: 101760
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818:    -- psl tx_shift_flip_sdlc_disable_cov : cover 
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Count: 101760
Threshold: 1