NVC code coverage report

Instance: CTU_CAN_FD_TB.TB_TOP_CTU_CAN_FD.CTU_CAN_FD_VIP_INST.FEATURE_TEST_AGENT_GEN.FEATURE_TEST_AGENT_INST.TEST_NODE_INST.MEMORY_REGISTERS_INST

File:  /__w/ctu-can-regression/ctu-can-regression/src/memory_registers/memory_registers.vhd

Sub-instances:

Instance Statement Branch Toggle Expression FSM state Functional Average
TXTB_PORT_A_CS_GEN(0) N.A. N.A. N.A. N.A. N.A. N.A. N.A.
TXTB_PORT_A_CS_GEN(1) N.A. N.A. N.A. N.A. N.A. N.A. N.A.
TXTB_PORT_A_CS_GEN(2) N.A. N.A. N.A. N.A. N.A. N.A. N.A.
TXTB_PORT_A_CS_GEN(3) N.A. N.A. N.A. N.A. N.A. N.A. N.A.
CLK_GATE_CONTROL_REGS_COMP N.A. N.A. N.A. N.A. N.A. N.A. N.A.
CLK_GATE_TEST_REGS_COMP N.A. N.A. N.A. N.A. N.A. N.A. N.A.
CONTROL_REGISTERS_REG_MAP_COMP N.A. N.A. N.A. N.A. N.A. N.A. N.A.
TEST_REGISTERS_GEN_TRUE N.A. N.A. N.A. N.A. N.A. N.A. N.A.
SOFT_RST_RST_REG_INST N.A. N.A. N.A. N.A. N.A. N.A. N.A.
GLOBAL_RST_RST_REG_INST N.A. N.A. N.A. N.A. N.A. N.A. N.A.
MT_2_TXT_BUFFS N.A. N.A. N.A. N.A. N.A. N.A. N.A.
MT_3_TXT_BUFFS N.A. N.A. N.A. N.A. N.A. N.A. N.A.
TXTB_FUNC_COV_GEN(0) N.A. N.A. N.A. N.A. N.A. N.A. N.A.
TXTB_FUNC_COV_GEN(1) N.A. N.A. N.A. N.A. N.A. N.A. N.A.
TXTB_FUNC_COV_GEN(2) N.A. N.A. N.A. N.A. N.A. N.A. N.A.
TXTB_FUNC_COV_GEN(3) N.A. N.A. N.A. N.A. N.A. N.A. N.A.

Current Instance:

Instance Statement Branch Toggle Expression FSM state Functional Average
CTU_CAN_FD_TB.TB_TOP_CTU_CAN_FD.CTU_CAN_FD_VIP_INST.FEATURE_TEST_AGENT_GEN.FEATURE_TEST_AGENT_INST.TEST_NODE_INST.MEMORY_REGISTERS_INST N.A. N.A. N.A. N.A. N.A. N.A. N.A.

Details:

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Uncovered statements:

Excluded statements:

Covered statements:

Uncovered branches:

Excluded branches:

Covered branches:

Uncovered toggles:

Excluded toggles:

Covered toggles:

Uncovered expressions:

Excluded expressions:

Covered expressions:

Uncovered FSM states:

Excluded FSM states:

Covered FSM states:

Uncovered functional coverage:

Excluded functional coverage:

Covered functional coverage: