NVC code coverage report

Instance: CTU_CAN_FD_TB.TB_TOP_CTU_CAN_FD.CTU_CAN_FD_VIP_INST.FEATURE_TEST_AGENT_GEN.FEATURE_TEST_AGENT_INST.TEST_NODE_INST.MEMORY_REGISTERS_INST.TEST_REGISTERS_GEN_TRUE.TEST_REGISTERS_REG_MAP_COMP

File:  /__w/ctu-can-regression/ctu-can-regression/src/memory_registers/generated/test_registers_reg_map.vhd

Sub-instances:

Instance Statement Branch Toggle Expression FSM state Functional Average
ADDRESS_DECODER_TEST_REGISTERS_COMP N.A. N.A. N.A. N.A. N.A. N.A. N.A.
TST_CONTROL_TMAENA_REG_COMP N.A. N.A. N.A. N.A. N.A. N.A. N.A.
TST_CONTROL_TWRSTB_REG_COMP N.A. N.A. N.A. N.A. N.A. N.A. N.A.
TST_DEST_TST_ADDR_SLICE_1_REG_COMP N.A. N.A. N.A. N.A. N.A. N.A. N.A.
TST_DEST_TST_ADDR_SLICE_2_REG_COMP N.A. N.A. N.A. N.A. N.A. N.A. N.A.
TST_DEST_TST_MTGT_REG_COMP N.A. N.A. N.A. N.A. N.A. N.A. N.A.
TST_WDATA_TST_WDATA_SLICE_1_REG_COMP N.A. N.A. N.A. N.A. N.A. N.A. N.A.
TST_WDATA_TST_WDATA_SLICE_2_REG_COMP N.A. N.A. N.A. N.A. N.A. N.A. N.A.
TST_WDATA_TST_WDATA_SLICE_3_REG_COMP N.A. N.A. N.A. N.A. N.A. N.A. N.A.
TST_WDATA_TST_WDATA_SLICE_4_REG_COMP N.A. N.A. N.A. N.A. N.A. N.A. N.A.

Current Instance:

Instance Statement Branch Toggle Expression FSM state Functional Average
CTU_CAN_FD_TB.TB_TOP_CTU_CAN_FD.CTU_CAN_FD_VIP_INST.FEATURE_TEST_AGENT_GEN.FEATURE_TEST_AGENT_INST.TEST_NODE_INST.MEMORY_REGISTERS_INST.TEST_REGISTERS_GEN_TRUE.TEST_REGISTERS_REG_MAP_COMP N.A. N.A. N.A. N.A. N.A. N.A. N.A.

Details:

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Uncovered statements:

Excluded statements:

Covered statements:

Uncovered branches:

Excluded branches:

Covered branches:

Uncovered toggles:

Excluded toggles:

Covered toggles:

Uncovered expressions:

Excluded expressions:

Covered expressions:

Uncovered FSM states:

Excluded FSM states:

Covered FSM states:

Uncovered functional coverage:

Excluded functional coverage:

Covered functional coverage: